Synopsys Design Compiler

Synopsys Design Compiler

برنامج تجميع المنطق ASIC لتجميع Verilog و VHDL و System Verilog في قناع GDSII لتصنيع IC.
تقدم سينوبسيس Design Compiler 2010 الذي يوفر تسريعًا مضاعفًا للتوليف وتدفق التنفيذ الفعلي.يمكن لمصممي RTL إجراء ما إذا كان استكشاف خطة الكلمة لتحديد وإصلاح مشاكل خطة الكلمة في وقت مبكر.
synopsys-design-compiler

موقع الكتروني:

التصنيفات

بدائل Synopsys Design Compiler لجميع المنصات مع رخصة مجانية

Synplify Pro

Synplify Pro

عام FPGA التوليف الأمامية لل FPGAs مثل Xilinx و Altera.